家门口 发表于 2017-10-11 16:50:18

基于FPGA的TDC

有没有人做过TDC（time-to-digital converter）来测量ps级的时间。看过一种方法是通过用多位加法器的进位链的延迟来测量短时间。但是assign {cout，sum}=a+b+cin（数据都是一位的），只综合出两个加法器，怎么体现出FPGA中的进位链呢？

笑傲江_V5jLv 发表于 2017-10-15 11:14:39

mark下，等高手回答。

Spike2018 发表于 2018-6-4 17:42:53

可以用quartus ii 提供的模板，新建verilog 文件，然后选择右键选择insert templates ，依次选择Verilog hdl——fulls Designs——arithmetic——adders——unsigned adder
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