FPGA设计规范

【时间:2013 年 08 月 10 日, 来源:网络收集整理, 作者:云德志】

二、 综合布线过程

 

1、综合布线的版本是否与配置库上的版本完全一致

a)养成良好的版本维护和管理习惯(如复制修改和设置只读属性等),善于使用代码比较工具修改版本(包括源代码、qsf和sdc等输入文件要全部仔细比对)。

 

2、所有约束(包括对外部接口的管脚约束、时序约束、内部时序约束)是否已经添加正确,布线报告满足约束要求,时序无error类告警。

a)硬件方面:电平标准、电流强度、翻转速率以及上下拉(差分时还有输入阻抗匹配,高速信号还有预加重、VOD、接收均衡、直流增益等);

b)输入输出锁IOB/IOE,时序约束正确(Tsu、Th、Tco、Fmax);

c)异步和组合逻辑锁IOB/IOE,加set_minimum_delay和set_maximum_delay约束;

d)时钟约束有基时钟、衍生时钟、虚拟时钟和多周期约束等。

 

3、所有编译、布线、时序分析等过程中出现的warning都已经确认。

 

三、 版本验证过程

 

    1、修改模块必须进行UT(单元测试)。

a)建议UT的覆盖按照功能覆盖优先,分解测试点,根据测试点来设计测试用例,保证测试点覆盖率为100%;

b)在功能覆盖率的前提下关注代码覆盖率,建议的代码覆盖率标准为:语句覆盖和分支覆盖为100%,条件覆盖和表达式覆盖率为90%。

 

    2、有条件的话单板验证必须进行完整的STB(上板系统测试)或全系统业务平台测试。

 



[1]注:nLint 是NOVAS公司推出的一个HDL语言设计规则检查工具,nLint通过对源代码的检查,以确保源代码的描述对于诸如同步设计,可测试性设计,命名等设计规则保持一致.  Spyglass是Atrenta公司推出的一款强大的同步设计检查工具,其基于时钟树的检查规则能够容易的帮助工程师识别和分析一些诸如跨时钟域设计和异步设计。


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