在设计接口时，要满足同步时钟和总线信号有确定的时序要求困扰了不少工程师，那么如何有效的解决此问题呢？同步接口约束是FPGA工程师常用的方法之一，但是，或许你在网上苦苦搜索教学视频后，还未能掌握设计要领。现在，各位工程师的福利来了，电子发烧友网邀请到Altera代理商骏龙科技张亚峰为工程师及FPGA爱好者现场解答怎样为时钟和IO建立SDC约束。

　　本次沙龙主要介绍怎样通过Quartus® II软件中的TimeQuest时序分析器来约束并分析单倍数据速率源同步接口。 

会议焦点

　　1、源同步接口相对于公共时钟系统接口有何优点？

　　2、怎样编写SDC约束，约束单倍数据速率源同步输入和输出？

　　3、如何使用TimeQuest时序分析器报告并分析源同步输入和输出时序？

会议流程

——13：30至14:00 签到

——14：00至15:30 嘉宾演讲

　　·描述源同步接口的基本功能

　　·采用SDC约束功能来约束单倍数据速率源同步接口

　　·采用TimeQuest时序分析器分析单倍数据速率源同步接口的时序

——15:30至16:30 互动讨论

嘉宾介绍

　　张亚峰，Altera代理商骏龙科技FAE

活动咨询

　　Cindy QQ：2966088233